DDR 系統概述
DDR 全名為 Double Data Rate SDRAM ,簡稱為 DDR。DDR 本質上不需要提高時鐘頻率就能加倍提高 SDRAM 的速度,它允許在時鐘的上升沿和下降沿讀/寫數據,因而其數據速率是標準 SDRAM 的兩倍,至于地址與控制信號與傳統 SDRAM 相同,仍在時鐘上升沿進行數據判決。 DDR 與 SDRAM 的對比DDR 是一個總線系統,總線包括地址線、數據信號線以及時鐘、控制線等。其中數據信號線可以隨著系統吞吐量的帶寬而調整,但是必須以字節為單位進行調整,例如,可以是 8 位、16 位、24 位或者 32 位帶寬等。 所示的是 DDR 總線的系統結構,地址和控制總線是單向信號,只能從控制器傳向存儲芯片,而數據信號則是雙向總線。
DDR 總線的系統結構DDR 的地址信號線除了用來尋址以外,還被用做控制命令的一部分,因此,地址線和控制信號統稱為地址/控制總線。DDR 中的命令狀態真值表。可以看到,DDR 控制器對存儲系統的操作,就是通過控制信號的狀態和地址信號的組合來完成的。 DDR 系統命令狀態真值表 如何執行DDR3的一致性測試?甘肅DDR3測試TX/RX
時序要求:DDR系統中的內存控制器需要遵循DDR規范中定義的時序要求來管理和控制內存模塊的操作。時序要求包括初始時序、數據傳輸時序、刷新時序等,確保內存模塊能夠按照規范工作,并實現穩定的數據傳輸和操作。容量與組織:DDR系統中的內存模塊可以有不同的容量和組織方式。內存模塊的容量可以根據規范支持不同的大小,如1GB、2GB、4GB等。內存模塊通常由多個內存芯片組成,每個內存芯片被稱為一個芯粒(die),多個芯粒可以組成密集的內存模塊。兼容性:DDR技術考慮了兼容性問題,以確保DDR內存模塊能夠與兼容DDR接口的主板和控制器正常配合。例如,保留向后兼容性,允許支持DDR接口的控制器在較低速度的DDR模式下工作。江蘇DDR3測試項目是否可以使用多個軟件工具來執行DDR3一致性測試?
有其特殊含義的,也是DDR體系結構的具體體現。而遺憾的是,在筆者接觸過的很多高速電路設計人員中,很多人還不能夠說清楚這兩個圖的含義。在數據寫入(Write)時序圖中,所有信號都是DDR控制器輸出的,而DQS和DQ信號相差90°相位,因此DDR芯片才能夠在DQS信號的控制下,對DQ和DM信號進行雙沿采樣:而在數據讀出(Read)時序圖中,所有信號是DDR芯片輸出的,并且DQ和DQS信號是同步的,都是和時鐘沿對齊的!這時候為了要實現對DQ信號的雙沿采樣,DDR控制器就需要自己去調整DQS和DQ信號之間的相位延時!!!這也就是DDR系統中比較難以實現的地方。DDR規范這樣做的原因很簡單,是要把邏輯設計的復雜性留在控制器一端,從而使得外設(DDR存儲心片)的設計變得簡單而廉價。因此,對于DDR系統設計而言,信號完整性仿真和分析的大部分工作,實質上就是要保證這兩個時序圖的正確性。
創建工程啟動SystemSI工具,單擊左側Workflow下的LoadaNew/ExistingWorkspace菜單項,在彈出的WorkspaceFile對話框中選擇Createanewworkspace,單擊OK按鈕。在彈出的SelectModule對話框中選擇ParallelBusAnalysis模塊,單擊OK按鈕。選擇合適的License后彈出NewWorkspace對話框在NewWorkspace對話框中選擇Createbytemplate單選框,選擇個模板addr_bus_sparam_4mem,設置好新建Workspace的路徑和名字,單擊0K按鈕。如圖4-36所示,左側是Workflow,右側是主工作區。
分配舊IS模型并定義總線左側Workflow提示第2步為AssignIBISModels,先給內存控制器和SDRAM芯片分配實際的IBIS模型。雙擊Controller模塊,在工作區下方彈出Property界面,左側為Block之間的連接信息,右側是模型設置。單擊右下角的LoadIBIS...按鈕,彈出LoadIBIS對話框。 DDR3一致性測試是否適用于筆記本電腦上的內存模塊?
還可以給這個Bus設置一個容易區分的名字,例如把這個Byte改為ByteO,這樣就把 DQ0-DQ7, DM和DQS, DQS與Clock的總線關系設置好了。
重復以上操作,依次創建:DQ8?DQ15、DM1信號;DQS1/NDQS1選通和時鐘 CK/NCK的第2個字節Bytel,包括DQ16?DQ23、DM2信號;DQS2/NDQS2選通和時鐘 CK/NCK的第3個字節Byte2,包括DQ24?DQ31、DM3信號;DQS3/NDQS3選通和時鐘 CK/NCK的第4個字節Byte3。
開始創建地址、命令和控制信號,以及時鐘信號的時序關系。因為沒有多個Rank, 所以本例將把地址命令信號和控制信號合并仿真分析。操作和步驟2大同小異,首先新建一 個Bus,在Signal Names下選中所有的地址、命令和控制信號,在Timing Ref下選中CK/NCK (注意,不要與一列的Clock混淆,Clock列只對應Strobe信號),在Bus Type下拉框中 選擇AddCmd,在Edge Type下拉框中選擇RiseEdge,將Bus Gro叩的名字改為AddCmdo。 如何選擇適用于DDR3一致性測試的工具?江蘇DDR3測試項目
DDR3一致性測試的目標是什么?甘肅DDR3測試TX/RX
常見的信號質量包括閾值電平、Overshoot、Undershoot、Slew Rate> tDVAC等,DDRx 信號質量的每個參數JEDEC都給出了明確的規范。比如DDR3要求Overshoot和Undershoot 分別為0.4V,也就是說信號幅值P?P值應該在-0.4-1.9V,但在實際應用中由于不適合信號 端接使DDR信號質量變差,通過仿真就可以找出合適端接,使信號質量滿足JEDEC規范。 下面以DDR3 1066Mbps信號為例,通過一個實際案例說明DDR3信號質量仿真。
在本案例中客戶反映實測CLK信號質量不好。CLK信號從CUP (U100)出來經過4片 DDR3 (U101、U102、U103、U104),在靠近控制芯片接收端顆粒(近的顆粒)的信號很 差,系統工作不到DDR3 1066Mbpso在對時鐘信號做了終端上拉匹配后,可以正常工作。 甘肅DDR3測試TX/RX