相應地，在CC模式下參考時鐘的 抖動測試中，也會要求測試軟件能夠很好地模擬發送端和接收端抖動傳遞函數的影響。而 在IR模式下，主板和插卡可以采用不同的參考時鐘，可以為一些特殊的不太方便進行參考 時鐘傳遞的應用場景(比如通過Cable連接時)提供便利，但由于收發端參考時鐘不同源，所 以對于收發端的設計難度要大一些(比如Buffer深度以及時鐘頻差調整機制)。IR模式下 用戶可以根據需要在參考時鐘以及PLL的抖動之間做一些折中和平衡，保證*終的發射機 抖動指標即可。圖4.9是PCIe4.0規范參考時鐘時的時鐘架構，以及不同速率下對于 芯片Refclk抖動的要求。PCI-E 3.0測試接收端容限測試；通信PCI-E測試安裝

PCIe4.0的物理層技術PCIe標準自從推出以來，1代和2代標準已經在PC和Server上使用10多年時間，正在逐漸退出市場。出于支持更高總線數據吞吐率的目的，PCI-SIG組織分別在2010年和2017年制定了PCIe3.0和PCIe4.0規范，數據速率分別達到8Gbps和16Gbps。目前，PCIe3.0和PCle4.0已經在Server及PC上使用，PCIe5.0也在商用過程中。每一代PCIe規范更新的目的，都是要盡可能在原有PCB板材和接插件的基礎上提供比前代高一倍的有效數據傳輸速率，同時保持和原有速率的兼容。別看這是一個簡單的目的，但實現起來并不容易。通信PCI-E測試安裝PCI-E X16,PCI-E 2.0,PCI-E 3.0插口區別是什么？

PCle5.0的鏈路模型及鏈路損耗預算在實際的測試中，為了把被測主板或插卡的PCIe信號從金手指連接器引出，PCI-SIG組織也設計了專門的PCIe5.0測試夾具。PCle5.0的這套夾具與PCle4.0的類似，也是包含了CLB板、CBB板以及專門模擬和調整鏈路損耗的ISI板。主板的發送信號質量測試需要用到對應位寬的CLB板；插卡的發送信號質量測試需要用到CBB板；而在接收容限測試中，由于要進行全鏈路的校準，整套夾具都可能會使用到。21是PCIe5.0的測試夾具組成。

PCIe4.0標準在時鐘架構上除了支持傳統的共參考時鐘(Common Refclk,CC)模式以 外，還可以允許芯片支持參考時鐘(Independent Refclk,IR)模式，以提供更多的連接靈 活性。在CC時鐘模式下，主板會給插卡提供一個100MHz的參考時鐘(Refclk),插卡用這 個時鐘作為接收端PLL和CDR電路的參考。這個參考時鐘可以在主機打開擴頻時鐘 (SSC)時控制收發端的時鐘偏差，同時由于有一部分數據線相對于參考時鐘的抖動可以互 相抵消，所以對于參考時鐘的抖動要求可以稍寬松一些一種PCIE通道帶寬的測試方法;

隨著數據速率的提高，芯片中的預加重和均衡功能也越來越復雜。比如在PCle 的1代和2代中使用了簡單的去加重(De-emphasis)技術，即信號的發射端(TX)在發送信 號時對跳變比特(信號中的高頻成分)加大幅度發送，這樣可以部分補償傳輸線路對高 頻成分的衰減，從而得到比較好的眼圖。在1代中采用了-3.5dB的去加重，2代中采用了 -3.5dB和-6dB的去加重。對于3代和4代技術來說，由于信號速率更高，需要采用更加 復雜的去加重技術，因此除了跳變比特比非跳變比特幅度增大發送以外，在跳變比特的前 1個比特也要增大幅度發送，這個增大的幅度通常叫作Preshoot。為了應對復雜的鏈路環境，PCIE3.0和PCIE4.0應該如何選擇？通信PCI-E測試安裝

PCI-E3.0的接收端測試中的Repeater起作用？通信PCI-E測試安裝

另外，在PCIe4 .0發送端的LinkEQ以及接收容限等相關項目測試中，都還需要用到能 與被測件進行動態鏈路協商的高性能誤碼儀。這些誤碼儀要能夠產生高質量的16Gbps信  號、能夠支持外部100MHz參考時鐘的輸入、能夠產生PCIe測試需要的不同Preset的預加  重組合，同時還要能夠對輸出的信號進行抖動和噪聲的調制，并對接收回來的信號進行均 衡、時鐘恢復以及相應的誤碼判決，在進行測試之前還需要能夠支持完善的鏈路協商。17是 一 個典型的發射機LinkEQ測試環境。由于發送端與鏈路協商有關的測試項目  與下面要介紹的接收容限測試的連接和組網方式比較類似，所以細節也可以參考下面章節  內容，其相關的測試軟件通常也和接收容限的測試軟件集成在一起。通信PCI-E測試安裝