DDR系統設計過程，以及將實際的設計需求和DDR規范中的主要性能指標相結合，我們以一個實際的設計分析實例來說明，如何在一個DDR系統設計中，解讀并使用DDR規范中的參數，應用到實際的系統設計中。某項目中，對DDR系統的功能模塊細化框圖。在這個系統中，對DDR的設計需求如下。

整個DDR功能模塊由四個512MB的DDR芯片組成，選用Micron的DDR存諸芯片MT46V64M8BN-75。每個DDR芯片是8位數據寬度，構成32位寬的2GBDDR存諸單元，地址空間為Add<13..0>，分四個Bank，尋址信號為BA<1..0>。 DDR3和 DDR4設計分成幾個方面：仿真、有源信號驗證和功能測試。用于電氣物理層、協議層和功能測試解決方案。上海DDR一致性測試高速信號傳輸

RDIMM(RegisteredDIMM,寄存器式雙列直插內存)有額外的RCD(寄存器時鐘驅動器，用來緩存來自內存控制器的地址/命令/控制信號等)用于改善信號質量，但額外寄存器的引入使得其延時和功耗較大。LRDIMM(LoadReducedDIMM,減載式雙列直插內存)有額外的MB(內存緩沖，緩沖來自內存控制器的地址/命令/控制等),在技術實現上并未使用復雜寄存器，只是通過簡單緩沖降低內存總線負載。RDIMM和LRDIMM通常應用在高性能、大容量的計算系統中。

綜上可見，DDR內存的發展趨勢是速率更高、封裝更密、工作電壓更低、信號調理技術 更復雜，這些都對設計和測試提出了更高的要求。為了從仿真、測試到功能測試階段保證DDR信號的波形質量和時序裕量，需要更復雜、更的仿真、測試和分析工具。

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DDR簡介與信號和協議測試

DDR/LPDDR簡介

目前在計算機主板和各種嵌入式的應用中，存儲器是必不可少的。常用的存儲器有兩 種： 一種是非易失性的，即掉電不會丟失數據，常用的有Flash(閃存)或者ROM(Read-Only Memory),這種存儲器速度較慢，主要用于存儲程序代碼、文件以及長久的數據信息等；另 一種是易失性的，即掉電會丟失數據，常用的有RAM(Random Access Memory,隨機存儲 器),這種存儲器運行速度較快，主要用于程序運行時的程序或者數據緩存等。圖5.1是市 面上一些主流存儲器類型的劃分。

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DDR SDRAM即我們通常所說的DDR內存，DDR內存的發展已經經歷了五代，目前 DDR4已經成為市場的主流，DDR5也開始進入市場。對于DDR總線來說，我們通常說的 速率是指其數據線上信號的快跳變速率。比如3200MT/s,對應的工作時鐘速率是 1600MHz。3200MT/s只是指理想情況下每根數據線上比較高傳輸速率，由于在DDR總線 上會有讀寫間的狀態轉換時間、高阻態時間、總線刷新時間等，因此其實際的總線傳輸速率 達不到這個理想值。 DDR1 電氣一致性測試應用軟件。

對DDR5來說，設計更為復雜，仿真軟件需要幫助用戶通過應用IBIS模型針對基于 DDR5顆粒或DIMM的系統進行仿真驗證，比如仿真驅動能力、隨機抖動/確定性抖動、寄 生電容、片上端接ODT、信號上升/下降時間、AGC(自動增益控制)功能、4taps DFE(4抽頭 判決反饋均衡)等。

DDR的讀寫信號分離

對于DDR總線來說，真實總線上總是讀寫同時存在的。規范對于讀時序和寫時序的 相關時間參數要求是不一樣的，讀信號的測量要參考讀時序的要求，寫信號的測量要參考寫 時序的要求。因此要進行DDR信號的測試，第一步要做的是從真實工作的總線上把感興 趣的讀信號或者寫信號分離出來。JEDEC協會規定的DDR4總線的 一個工作時 序圖(參考資料： JEDEC STANDARD DDR4 SDRAM,JESD79-4),可以看到對于讀和寫信 號來說，DQS和DQ間的時序關系是不一樣的。 DDR4參數測試參考解決方案.校準DDR一致性測試方案商

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JEDEC組織發布的主要的DDR相關規范，對發布時間、工作頻率、數據 位寬、工作電壓、參考電壓、內存容量、預取長度、端接、接收機均衡等參數做了從DDR1 到 DDR5的電氣特性詳細對比。可以看出DDR在向著更低電壓、更高性能、更大容量方向演 進，同時也在逐漸采用更先進的工藝和更復雜的技術來實現這些目標。以DDR5為例，相 對于之前的技術做了一系列的技術改進，比如在接收機內部有均衡器補償高頻損耗和碼間 干擾影響、支持CA/CS訓練優化信號時序、支持總線反轉和鏡像引腳優化布線、支持片上 ECC/CRC提高數據訪問可靠性、支持Loopback(環回)便于IC調測等。上海DDR一致性測試高速信號傳輸